低于8倍无法支撑。
在进行层次化超前类别的进位加法器实验时，低于8倍的门延迟会直接导致计划失败，因此必须要8倍的门延迟才可支撑。
先行进位加法器，各级的进位彼此是独立产生，只与输入数据A，B和C_in有关，将各级间的进。
二进制并行加法器采用超前进位的目的是简化电路结提高加法器的运算速度。
简化电路结构，提高加法器的运算速度，并行加法器采用超前进位的目的是提高速度，9．a1、a2、a3、a4、a5是五个开关，设它们闭合时为逻辑1，断开时为逻。
超前进位加法器。
以增加硬件成本获取运算速度超前进位加法器基本思想:在输入每位的加数和被加数时,同时获得该位全加的进位信号,而无需等待低位的进位。
1、输入输出关系 组合逻辑电路是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
时序逻辑电路是不仅仅取决于当前的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
2、有无存储（记忆）单。